Das Potential der neuen Switch-ASICs

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Teil 1 von 11 aus der Serie "Chip, Chip, Hurra"

Switch-ASICs, die das Herz jeden Switches bilden, wurden in den letzten Jahren vorwiegend nach einem bestimmten Grundprinzip, nämlich eines Cross-Bars, der mit weiteren Funktionselementen angereichert wurde, aufgebaut. Mit den latenzarmen Switches ist in den letzten zwei Jahren ein weiteres Konstruktionsprinzip basierend auf einem gemeinsam genutzten schnellen Speicher hinzugekommen. Nach der Überwindung von Kinderkrankheiten ist es jetzt im Begriff, die neuen Switch-Strategien aller führenden Hersteller zu bestimmen. Aber wir stehen wir erst am Anfang einer Entwicklung, die letztlich die Netze und auch unser Verständnis von ihnen dauerhaft verändern wird.

Man kann schon heute grob drei Generationen der neuen, latenzarmen speicherbasierten Switch-ASICs unterscheiden:

  1. Generation (2010): 10 GbE L2-Switches mit wenigen Zusatzfunktionen, 24-36 Ports
  2. Generation (2011): 10/40 GbE L2-Switches mit mehr L3-Zusatzfunktionen, 24-36 Ports
  3. Generation (2012): 10/40 Gbps L2/L3-Switches mit deutlich mehr als 1 Tbit/s. aggregierter Gesamtleistung für CEE, FC und InfiniBand, 48 – 64 Ports
  4. Generation (2013): 10/40 Gbps L2/L3-Switches wie 3, aber mit flexiblem Parsing zur Implementierung komplexerer Funktionen wie IP- oder Overlay-Tunnel und aggregater Gesamtleistung 3 – 5 Tbit/s.
  5. Generation (2014): 10/40/100 Gbps-Switches, erste Muster 2013

Diese Generationeneinteilung ist wie gesagt, grob am Marktbild orientiert. Hersteller haben jeweils eigene Generationen ihrer entsprechenden Architekturen. So sind z.B. die 2013 neuesten Chips von Broadcom in der achten Generation dieses Herstellers.

Sie sehen schon, diese Entwicklung ist dramatisch und man muss sie permanent beobachten. In dieser Serie besprechen wir natürlich einige dafür wesentliche Grundlagen. Hauptzweck ist es aber, einige wirklich wichtige Switch-Chips genauer vorzustellen, um einen Eindruck von ihrer Leistungsfähigkeit und ihrem Funktionsumfang zu vermitteln. Denn diese Chips werden im Laufe der Zeit von den Komponenten-Herstellern verbaut und sowohl ihre enormen Switching-Fähigkeiten als auch die Vielzahl von vollständig in Hardware implementierten komplexen Zusatzfunktionen, die mit Line Rate erledigt werden, werden das Bild unserer Netze nachhaltig verändern. Dazu gehört natürlich auch eine Diskussion, wie die Steuerungsmechanismen in Netzen aussehen müssen, die mit derartigen Switch-ASICs aufgebaut werden.

Die Hersteller nennen diese Bauelemente je nachdem auch Ethernet Switches oder Switchrouter, was natürlich zunächst zu Verwirrung führen kann. Um einen Switch, den man anfassen und benutzen kann, zu erhalten, muss ein solcher Switch ASIC eingebaut werden und noch ein paar zusätzliche Elemente wie Stromversorgung und natürlich Transceivermodule für die Schnittstellen bekommen. Optional kann man auch noch einen zusätzlichen Steuerprozessor hinzugesellen. In Abb. 1 sehen wir den Aufbau eines typischen einfacheren Switches der ersten Generation mit dem Switch-ASIC als zentraler Komponente. In der üblichen Architektur eines RZ-Netzes würde man diesen Switch auf der Access-Ebene einsetzen, also z.B. als ToR, EoR oder als Mezzanine-Switch bei Blade-Systemen.

Eine der ersten kompletten Produktfamilie ist die Focal Point FM 4000 Serie von Fulcrum Microsystems. Der Hersteller wurde mittlerweile von Intel übernommen. Die Mitglieder der FM 4000 Familie von Switch-ASICs haben 24 10 GbE Ports im Rahmen einer latenzarmen Switcharchitektur mit zusätzlich integrierten umfangreichen L3-Fähigkeiten. Erweiterte Verkehrsklassifikation und Congestion Management (DCB-Funktionen!) gehören genauso dazu wie zusätzliche Schnittstellen zur Systemsteuerung. Die Switch-ASICs enthalten alle Funktionen, die notwendig sind, um Ethernet im Rahmen eines konvergierten RZ-Netzes für IPC, Speicher- und Datenverkehr zu benutzen. Hier nur einige der Funktionen eines solchen Chips:

  • 300 Nanosekunden (!!!) Latenz mit aktivierten Access Control Lists und aktiviertem Routing
  • bis zu 24 XAUI (CX-4)-Schnittstellen, wobei jedes Interface 10/100/1000/2500 SGMII unterstützt
  • Cut-Through und Store-and-Forward Modus
  • 360 Millionen Pakete pro Sekunde
  • bis zu 16K IPv4 und bis zu 4K IPv6 Lookups
  • 16K ARP-Tabelle
  • vollumfängliches Multicast Routing
  • vollständige VLAN-Replikation mit Multicast Routing
  • bis zu 4K extended ACLs, L2/L3/L4 ACLs, egress ACL Unterstützung
  • 16K MAC-Tabelle
  • Jumbos bis 16376 Bytes
  • Multicast, Multiple Spanning Tree 802.1D,s,w
  • VLAN-Learning, umfangreicher 802.1 VLAN-Support
  • Multi-Chip-Mirroring, Multi-Chip LAG
  • Line Rate Classification L2/L3/L4, 802.1p, IPv4 und IPv6 DSCP
  • 802.3x Multi Colour PAUSE, 802.3ar
  • Verkehrstrennung durch Shared Memory, flexibles Scheduling, 200 Warteschlangen
  • 802.1X Port based Security, MAC-Adress based Security

Durch verschiedene Programmierschnittstellen kann man den Switch ASICs noch mehr beibringen, vor allem die 200 Warteschlangen mit dem flexiblen Scheduling sind hier besonders chic.

In der Abbildung 2 werfen wir einen Blick in den Chip, soweit uns das der Hersteller gestattet. Kern ist ein ultraschneller Speicher. Die einfachste denkbare Organisation ist, jedem Ausgangsport einen Speicherbereich zuzuordnen und ankommende Pakete durch Umsetzung ihrer Zieladresse auf eine Speicheradresse direkt in diesen Speicherbereich zu packen. Das kann man dann weiter differenzieren, z.B. in dem man den Speicherbereich für einen Ausgangsport in mehrere Teilbereiche unterteilt, die ihrerseits die prioritätsbasierten Warteschlangen repräsentieren. Die Entleerung durch den Ausgangsport geschieht mittels eines portbasierten Schedulers. Wenn man einen Speicher als Basis des Switchings nimmt, kann man die Abarbeitung in fast beliebiger Weise organisieren.

An diesem Speicher wird aber auch klar, dass ein so aufgebauter Switch-ASIC die DCB-Funktionen erstklassig implementieren kann, aber auch von ihnen abhängig ist.

Die DCB-Funktionen bedeuten, dass z.B. eine 10 GbE-Leitung von mehreren Diensten gleichzeitig benutzt wird. Die Aufteilung der Leitung wird durch die ETS-Funktionen vorgenommen. Die dadurch entstehenden Verkehrsströme werden in vordefinierte Warteschlangen gesteckt, deren Abarbeitung gemäß der differenzierten Priorisierung geschieht.

In einem normalen Switch steht am Ende der Warteschlangen ein Scheduler, der die Warteschlangen entsprechend abarbeitet und dann die Switching Matrix arbeiten lässt. Organisiert man nun einen Switch so, dass die organisierte Speicherung sozusagen unmittelbarer Bestandteil des Switching-Vorgangs ist, erzielt man einen gewaltigen Performance-Gewinn und kann gleichzeitig nach außen damit punkten, dass man ja die DCB-Funktionen elegant und latenzarm implementiert.

Wir werden darauf noch näher eingehen, aber zunächst sind wir nicht zufrieden mit Abb. 2, weil sie immer noch nicht erklärt, wie alles funktioniert. Wir unterteilen die Darstellung in Basisfunktionen, die alle speicherbasierten Switch-ASICs haben und sinnvollen Zusatzfunktionen, die wir jeweils an Produktbeispielen belegen.

Teil 2: Basisfunktionen der neuen Switch-ASICs (1/2) »


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