Teil 1:  Das Potential der neuen Switch-ASICs

Teil 1 von 11 aus der Serie "Chip, Chip, Hurra"

Switch-ASICs, die das Herz jeden Switches bilden, wurden in den letzten Jahren vorwiegend nach einem bestimmten Grundprinzip, nämlich eines Cross-Bars, der mit weiteren Funktionselementen angereichert wurde, aufgebaut. Mit den latenzarmen Switches ist in den letzten zwei Jahren ein weiteres Konstruktionsprinzip basierend auf einem gemeinsam genutzten schnellen Speicher hinzugekommen. Nach der Überwindung von Kinderkrankheiten ist es jetzt im Begriff, die neuen Switch-Strategien aller führenden Hersteller zu bestimmen. Aber wir stehen wir erst am Anfang einer Entwicklung, die letztlich die Netze und auch unser Verständnis von ihnen dauerhaft verändern wird.

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Teil 2:  Basisfunktionen der neuen Switch-ASICs (1/2)

Teil 2 von 11 aus der Serie "Chip, Chip, Hurra"

Netzwerker hatten in den vergangenen Jahrzehnten keinen Grund, sich mit den Innereien von Geräten und schon gar nicht mit dem Innenleben integrierter Schaltkreise auseinanderzusetzen. Für ein wirkliches Verständnis von Dramatik und Schubkraft der neuen Entwicklungen ist das aber leider jetzt notwendig. In dieser Serie wählen wir für den Zugang zur Funktionalität eine Darstellung, die einerseits so weit von den tatsächlichen Realisierungen in Schaltungen entfernt ist, dass man sie noch versteht, andererseits aber die Erklärung der präzisen Umsetzung erlaubt. Auch Chip-Hersteller verwenden ähnliche Abstraktionen im Rahmen von Hardware-Beschreibungssprachen, mit denen sie letztlich ihre Schaltungen entwickeln.

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Teil 3:  Basisfunktionen neuen Switch-ASICs (2/2)

Teil 3 von 11 aus der Serie "Chip, Chip, Hurra"

Aus den Darstellungen des letzten Teils sollte klar geworden sein, dass für die Koexistenz von Switching-Bereichen mit unterschiedlichem Latenzverhalten die Implementierung von DCB-Funktionen in jedem Fall auf allen Switches zwingend erforderlich ist. Das bedeutet im Gegenzug, dass eine Funktion wie FCoE sozusagen nebenbei standardmäßig implementiert werden kann. Die ersten Generationen der neuen Switch-ASICs hatten Probleme mit den so genannte Microbursts. Die sind mittlerweile gelöst, aber wir sollten uns dennoch ansehen, worum es sich hier eigentlich handelt.

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Teil 4:  Verbesserungen und Zusatzfunktionen

Teil 4 von 11 aus der Serie "Chip, Chip, Hurra"

Mit den ersten zwei Generationen der speicherbasierten Switch-ASICs wurde klar, dass sich das Konstruktionsprinzip nur dann allgemein durchsetzen können wird, wenn einerseits die „Kinderkrankheiten“ beseitigt werden und andererseits mehr Funktionen hinzutreten. Neben dem Speicher, der die eigentliche Switching-Funktion realisiert, muss es einen weiteren Speicherbereich geben, in dem Pakete z.B. für weitere Bearbeitungsschritte zwischengelagert werden können, ohne den Fluss derjenigen Pakete, die keine weitere Bearbeitung benötigen, zu behindern. Erst mit einer solchen Konstruktion wird es auch möglich, komplexere Funktionen auf Paketen durch zusätzliche, ebenfalls auf dem Chip befindliche, Prozessor-Strukturen zu implementieren.

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Teil 5:  Konvergente Multiprotokoll Switch-ASICs

Teil 5 von 11 aus der Serie "Chip, Chip, Hurra"

Innerhalb kurzer Zeit haben die speicherbasierenden Switch-ASICs schon sehr viel gelernt und die Kinderkrankheiten überwunden. Für den Einsatz einem modernen RZ reicht es in vielen Fällen aber nicht aus, nur Ethernet und FC zu unterstützen. Mit Infiniband gibt es eine weitere wichtige Hochleistungstechnik. In diesem Artikel sehen wir uns nach einigen Vorbemerkungen an, wie der SwitchX ® von Mellanox eine bisher ungeahnte Leistungsstufe schlicht dadurch realisiert, dass er in seinem „Herzen“ ein Infiniband-Switch ist, der Ethernet einfach als ein mögliches Format betrachtet. Es ist einer der wesentlichen Entwicklungsströme, dass die Switch-ASICs sich von den eigentlichen Formaten unabhängig machen, wie wir dies auch schon aus dem Bereich optischer Netze kennen.

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Teil 6:  Flow-Prozessoren – Teil 1

Teil 6 von 11 aus der Serie "Chip, Chip, Hurra"

Um den ständig steigenden Anforderungen in Netzen auch in den nächsten Jahren gerecht werden zu können, benötigt man ein grundlegend neues Hardware-Design. Die speicherbasierten Switch-ASICs sind hier sicher ein erster Schritt in die richtige Richtung, der aber perspektivisch betrachtet nicht ausreichen wird. Nach 48, 64 oder 96 10/40/(56) Gbps-Ports ist eine weitere Steigerung der L2-Switching-Kapazität zunächst wenig sinnvoll. Also sollten die zusätzlich möglichen Transistorfunktionen möglichst für die Hardware-Unterstützung höherwertiger Funktionen genutzt werden. In den folgenden Teilen der Serie sehen wir uns das einmal für verschiedene Funktionsbereiche an. Wir beginnen mit den Flow-Prozessoren.

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Teil 7:  Flow-Prozessoren – Teil 2

Teil 7 von 11 aus der Serie "Chip, Chip, Hurra"

Zur Beschleunigung von L5- l7-Funktionen einschließlich Sicherheitsfunktionen
bei Hochgeschwindigkeitsnetzwerken wie wir sie hier betrachten, benötigt eine CPU, die Deep Packet Inspection machen möchte, die Hilfe externer Beschleuniger. Ein Anwendungsbeispiel, bei dem externe Beschleunigung erforderlich wird, ist die Implementierung von Sicherheitsfunktionen, die auf der Grundlage der Inspektion Regulärer Ausdrücke durchgeführt werden.

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Teil 8:  Flow-Prozessoren – Teil 3

Teil 8 von 11 aus der Serie "Chip, Chip, Hurra"

Nachdem wir in den letzten Folgen die Grundidee der Aufspaltung konvergierter Datenströme und die grundsätzlichen Anforderungen an eine konstruktive Lösung dargestellt haben, kommen wir heute zu einer Referenzarchitektur und konkretisieren das Anwendungsbeispiel der Bearbeitung Regulärer Ausdrücke weiter.

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Teil 9:  Weitere Hardware-Entwicklungen

Teil 9 von 11 aus der Serie "Chip, Chip, Hurra"

Es ist durchaus zu bezweifeln, dass die Zukunft der Hardware-Entwicklung ausschließlich bei den Flow Prozessoren liegt. Vielmehr könnte es auch so sein, dass leistungsfähige Prozessoren wie der Xeon® einfach um weitere Chips ergänzt werden, die durch eine entsprechende Programmierung zu den gewünschten Ergebnissen führt. Generell kann man sagen, dass sich alle Hersteller um eine Flexibilisierung der Funktionalitäten bemühen. Dabei schlagen sie sehr unterschiedliche Wege ein.

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Teil 10:  Hardware-Unterstützung von Overlay-Netzen

Teil 10 von 11 aus der Serie "Chip, Chip, Hurra"

Ohne die Hardware-Unterstützung für VM-orientierten virtuellen Speicher in Virtualisierungsumgebungen wäre ein Virtualisierungskonzept völlig uninteressant. Genauso verhält es sich mit der VM-Kommunikation, die man nicht alleine überforderten Softswitches überlassen kann. Niciria/VMware trennt im Rahmen seines SDN-Konzeptes das Netz durch die Einführung von Tunneln völlig von der VM-Ebene. Also muss es Hardware-Unterstützung für Tunnel-Overlays geben. Sehen wir uns an, wie der BCM 56640 das macht.

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Teil 10:  Broadcom BCM 56640 1/10/40/100 GbE-Switch-ASIC: das Schweizer Taschenmesser für die VM-Kommunikation

Teil 10 von 11 aus der Serie "Chip, Chip, Hurra"

Speicherbasierende Switch-ASICs sind das technische Rückgrat der nächsten Netzgenerationen. Abgesehen vom reinen Ethernet-Durchsatz entwickeln sie sich hinsichtlich der höherwertigen Funktionen immer weiter. Der BCM 56640 ist hierfür ein hervorragendes Beispiel. Neben vielfältigen in einem RZ-Umfeld sinnvollen und mächtigen Funktionen unterstützt er auch die Bildung von Overlay-Netzen in Hardware. Er hat so viele spannende Funktionen, dass wir zwei Folgen für ihn benötigen.

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